Układy scalone One Stop TI 12-BIT TMS320F2812ZAYA

IC Electronic Components Texas Instruments/TI TMS320F2812ZAYA

Funkcje dla TMS320F2812

• Wysokowydajna statyczna technologia CMOS
  • 150 MHz (czas cyklu 6,67 ns)
  • Konstrukcja o niskim poborze mocy (rdzeń 1,8 V przy 135 MHz, rdzeń 1,9 V przy 150 MHz, 3,3-VI/O)
• Obsługa skanowania granic JTAG
  • IEEE Standard 1149.1-1990 IEEE Standardowy port dostępu testowego i architektura Boundary-Scan
• Wydajny 32-bitowy procesor (TMS320C28x)
  • 16 × 16 i 32 × 32 operacje MAC
  • 16 × 16 podwójny MAC
  • Architektura autobusu Harvarda
  • Operacje atomowe
  • Szybka reakcja na przerwanie i przetwarzanie
  • Zunifikowany model programowania pamięci
  • Zasięg programu/adresu danych liniowych 4M
  • Wydajny kod (w C/C++ i Assembly)
  • Zgodność z kodem źródłowym procesora TMS320F24x/LF240x
• Pamięć na chipie
  • Do 128K × 16 błysków (cztery 8K × 16 i sześć 16K × 16 sektorów)
  • ROM 1K × 16 OTP
  • L0 i L1: 2 bloki 4K × 16 każdy Single-Access RAM (SARAM)
  • H0: 1 blok 8K × 16 SARAM
  • M0 i M1: 2 bloki 1K × 16 każdy SARAM
• Rozruchowa pamięć ROM (4K × 16)
  • Z trybami rozruchu oprogramowania
  • Standardowe tabele matematyczne
• Interfejs zewnętrzny (F2812)
  • Ponad 1M × 16 całkowitej pamięci
  • Programowalne stany oczekiwania
  • Programowalny czas odczytu/zapisu stroboskopu
  • Trzy indywidualne wybory chipów
• Endianness: Mała endian
• Sterowanie zegarem i systemem
  • Oscylator na chipie
  • Moduł zegarowy Watchdog
• Trzy przerwania zewnętrzne
• Blok rozszerzenia przerwań peryferyjnych (PIE), który obsługuje 45 przerwań peryferyjnych
• Trzy 32-bitowe zegary procesora
• 128-bitowy klucz bezpieczeństwa/blokada
  • Chroni flash/OTP i L0/L1 SARAM
  • Zapobiega inżynierii wstecznej oprogramowania układowego
• Urządzenia peryferyjne do sterowania silnikiem
  • Dwóch Event Managerów (EVA, EVB)
  • Kompatybilny z urządzeniami 240xA
• Urządzenia peryferyjne portu szeregowego
  • Szeregowy interfejs peryferyjny (SPI)
  • Dwa interfejsy komunikacji szeregowej (SCI), standardowe UART
  • Rozszerzona sieć kontrolera (eCAN)
  • Wielokanałowy buforowany port szeregowy (McBSP)
• 12-bitowy ADC, 16 kanałów
  • 2 × 8-kanałowy multiplekser wejściowy
  • Dwie próby i przytrzymanie
  • Konwersje pojedyncze/symultaniczne
  • Szybki współczynnik konwersji: 80 ns/12,5 MSPS
• Do 56 pinów we/wy ogólnego przeznaczenia (GPIO)
• Zaawansowane funkcje emulacji
  • Funkcje analizy i punktu przerwania
  • Debugowanie w czasie rzeczywistym za pomocą sprzętu
• Narzędzia programistyczne obejmują
  • Kompilator/asembler/konsolidator ANSI C/C++
  • Code Composer Studio™ IDE
  • DSP/BIOS™
  • Kontrolery skanowania JTAG
    • IEEE Standard 1149.1-1990 IEEE Standardowy port dostępu testowego i architektura Boundary-Scan
• Tryby niskiego poboru mocy i oszczędność energii
  • Obsługiwane tryby IDLE, STANDBY, HALT
  • Wyłącz poszczególne zegary peryferyjne
• Opcje pakietu
  • 179-kulkowy MicroStar BGA™ z interfejsem pamięci zewnętrznej (GHH, ZHH) (F2812)
  • 176-stykowy, niskoprofilowy, płaski, poczwórny (LQFP) z interfejsem pamięci zewnętrznej (PGF) (F2812)
  • 128-pinowe LQFP bez interfejsu pamięci zewnętrznej (PBK) (F2810, F2811)
• Opcje temperatury
  • A: –40°C do 85°C (GHH, ZHH, PGF, PBK)
  • S: –40°C do 125°C (GHH, ZHH, PGF, PBK)
  • P: –40°C do 125°C (PGF, PBK) (kwalifikacja AEC-Q100 do zastosowań motoryzacyjnych)